Chulalongkorn University Theses and Dissertations (Chula ETD)
Other Title (Parallel Title in Other Language of ETD)
กรอบงานแบบผสมสำหรับการสร้างแบบจำลอง การจำลอง และการสังเคราะห์ฮาร์ดแวร์ : กรณีศึกษาหน่วยประมวลผลกลาง RISC-V แบบนอกลำดับ
Year (A.D.)
2025
Document Type
Thesis
First Advisor
Krerk Piromsopa
Faculty/College
Faculty of Engineering (คณะวิศวกรรมศาสตร์)
Department (if any)
Department of Computer Engineering (ภาควิชาวิศวกรรมคอมพิวเตอร์)
Degree Name
Master of Science
Degree Level
Master's Degree
Degree Discipline
Computer Science
DOI
10.58837/CHULA.THE.2025.177
Abstract
We present Kathryn, a novel framework that simplifies hardware design through a hybrid design flow and an integrated hybrid simulation approach. As specialized hardware demand grows, managing design complexity, precise control flow, and parallelism control remains challenging. Kathryn alleviates these issues by abstracting control logic and still maintaining designers’ cycle-accurate control ability. Moreover, Kathryn provides hardware-aggregation features, helping designers manage complex hardware component structures. As a result, in a simple RISC-V design, the model written in Kathryn shows a 2.6x reduction in lines of code compared to those of Verilog. [1] Moreover, in an Out-of-Order design, the model on Kathryn demonstrates apparent model abstraction.Furthermore, efficient hardware simulation and profiling are increasingly crucial to meet the growing demand. Kathryn introduces the hybrid hardware simulator that bridges the gap between model-level testbench interaction and simulation performance (flexibility and simulation performance) and cooperates with profiling tools. Notably, in a single-core simulation, the hybrid simulator achieves performance similar to that of Verilator [2] in our selected workloads, demonstrating high simulation efficiency without sacrificing robust model interaction, as evidenced by our simplified RISC-V [3] merge sort workload.
Other Abstract (Other language abstract of ETD)
งานวิจัยนี้นำเสนอ Kathryn ซึ่งเป็นกรอบงานใหม่ที่ออกแบบมาเพื่อลดภาระในการออกแบบฮาร์ดแวร์ผ่าน Hybrid Design Flow และ Hybrid Simulator เนื่องจากความต้องการฮาร์ดแวร์เฉพาะทางเพิ่มขึ้น การจัดการความซับซ้อนของการออกแบบ การควบคุมลำดับการทำงานอย่างแม่นยำ และความสามารถในการประมวลผลแบบขนาน ยังคงเป็นความท้าทายอยู่ Kathryn ช่วยลดปัญหาเหล่านี้โดยการลดภาระการออกแบบวงจรควบคุมในขณะที่ยังคงให้ นักออกแบบสามารถควบคุมวงจรได้อย่างละเอียดตามรอบสัญญาณ (cycle-accurate)นอกจากนี้ Kathryn ยังมีความสามารถ hardware aggregator ที่ช่วยให้นักออกแบบสามารถจัดการโครงสร้างของส่วนประกอบฮาร์ดแวร์ที่ซับซ้อนได้ ดังนั้น ในกรณีตัวอย่าง RISC-V แบบง่าย โมเดลที่เขียนด้วย Kathryn แสดงให้เห็น การลดจำนวนบรรทัดโค้ดลง 2.6 เท่าเมื่อเทียบกับ Verilog และในกรณีตัวอย่าง Out-of-Order โมเดลบน Kathryn แสดงให้เห็นการลดภาระในการออกแบบอย่างชัดเจน ยิ่งไปกว่านั้น การจำลองและการโปรไฟล์ฮาร์ดแวร์ที่มีประสิทธิภาพมีความสำคัญมากขึ้นเพื่อรองรับความต้องการที่เพิ่มขึ้น Kathryn มาพร้อมกับ Hybrid Simulator ซึ่งช่วยลดช่องว่างระหว่างการโต้ตอบกับเทสต์เบนช์ระดับโมเดลและประสิทธิภาพการจำลอง (ความยืดหยุ่นและประสิทธิภาพการจำลอง) และทำงานร่วมกับ เครื่องมือโปรไฟล์ โดยเฉพาะอย่างยิ่ง ตัวจำลองไฮบริดนี้สามารถทำงานได้ ใกล้เคียงกับ Verilator โดยไม่มีความแตกต่างด้านประสิทธิภาพอย่างมีสำคัญในกรณีศึกษาของเรา แสดงให้เห็นถึงประสิทธิภาพการจำลองสูงโดยไม่ลดทอนความสามารถในการโต้ตอบกับโมเดล ซึ่งสามารถสังเกตได้จาก การทำ merge sort บน RISC-V ที่ใช้กับระบบประมวลผลกลางแบบง่าย
Creative Commons License
This work is licensed under a Creative Commons Attribution-NonCommercial-No Derivative Works 4.0 International License.
Recommended Citation
Devaveja, Tanawin, "A hybrid hardware modeling, simulation, and generation framework : a case study of RISC-V Out-of-order superscalar CPU design" (2025). Chulalongkorn University Theses and Dissertations (Chula ETD). 75116.
https://digital.car.chula.ac.th/chulaetd/75116