Chulalongkorn University Theses and Dissertations (Chula ETD)

การออกแบบตัวควบคุมดิจิตอลสำหรับการทำงานคู่ขนานของวงจรแปลงผันเต็มบริดจ์แบบเลื่อนเฟส

Other Title (Parallel Title in Other Language of ETD)

DESIGN OF DIGITAL CONTROLLER FOR PARALLEL OPERATION OF PHASE-SHIFTED FULL-BRIDGE CONVERTERS

Year (A.D.)

2015

Document Type

Thesis

First Advisor

มานพ วงศ์สายสุวรรณ

Second Advisor

สมบูรณ์ แสงวงค์วาณิชย์

Faculty/College

Faculty of Engineering (คณะวิศวกรรมศาสตร์)

Degree Name

วิศวกรรมศาสตรมหาบัณฑิต

Degree Level

ปริญญาโท

Degree Discipline

วิศวกรรมไฟฟ้า

DOI

10.58837/CHULA.THE.2015.1283

Abstract

วิทยานิพนธ์ฉบับนี้เสนอการควบคุมดุลยภาพโหลดรูปแบบใหม่ของวงจรแปลงผันเต็มบริดจ์แบบเลื่อนเฟสที่ทำงานแบบคู่ขนาน 2 วงจร ที่อาศัยค่ายอดของกระแสด้านเข้าแทนการอาศัยค่ากระแสด้านออกในแบบวิธีดั้งเดิม ในวงจรจะไม่ใช้จุดตรวจจับกระแสด้านออกและจะใช้เพียงจุดตรวจจับกระแสด้านเข้า มีจุดมุ่งหมายเพื่อการลดจำนวนอุปกรณ์และขนาดของวงจร วัตถุประสงค์ของวิทยานิพนธ์คือ การพัฒนาวงรอบควบคุมของวงจรแปลงผันกำลังแบบคู่ขนานให้มีความสามารถในการควบคุมดุลยภาพของกระแสโหลดด้วยการใช้เพียงข้อมูลกระแสด้านเข้า ระบบควบคุมที่นำเสนอเป็นระบบควบคุมแบบดิจิตอลโดยการประยุกต์ใช้ตัวประมวลผลสัญญาณดิจิตอล การออกแบบตัวควบคุมใช้วิธีการออกแบบด้วยผลตอบสนองเชิงความถี่โดยแผนภาพโบเด ค่ายอดของกระแสด้านเข้าจะถูกนำมาเป็นข้อมูลติดต่อในบัสแบ่งโหลด กรรมวิธีในการตรวจวัดค่ายอดของกระแสด้านเข้าอาศัยการนับเวลาของตัวสร้างสัญญาณ pwm ขับเกตที่อยู่ภายในตัวประมวลผลสัญญาณดิจิตอลและความสัมพันธ์ในการเกิดของสัญญาณ pwm ขับเกตและกระแสด้านเข้า การวิจัยได้ทดลองกับวงจรภาคกำลังขนาด 600 W (12 Vdc / 50 Adc) ทำงานด้วยความถี่การสวิตช์ 90 kHz จากแรงดันด้านเข้า 400 Vdc โดยโหลดเป็นความต้านทานบริสุทธิ์ (pure resistive load) ผลการทดลองให้ค่าความเที่ยงตรงในการแบ่งกระแสด้านออกน้อยกว่า 6% ของกระแสโหลดที่ทำการทดสอบด้วยปริมาณ 5 ถึง 50 Adc

Other Abstract (Other language abstract of ETD)

This thesis proposes a new idea to use the peak values of the input currents for load current balancing of paralleled phase-shifted full-bridge (PSFB) converters as an alternative to the conventional balancing method which measures the output current directly. The shunt resistors for sensing the output currents are removed, and all the current sensing circuits exist only at the input side. The objective of the proposed load-balancing circuit topology is to reduce the size and component count of the circuits. To achieve the afore-mentioned objective, it is necessary to develop a control algorithm for the paralleled converters which has a load current balancing capability using only the input current information. The proposed control algorithm is realized as a digital control system implemented on a digital signal processor (DSP). The design of the controller is carried out based on the frequency response technique via Bode plots. The peak values of the input currents are now the contacting information to be sent to the load sharing bus. Detection of the peak values of the input currents is done based on a timer of the PWM generator in the DSP which governs the synchronizing relationship between the PWM gating signals and the input currents. Performances of the proposed load-balancing topology are verified on an experimental proto-type of 600 W (12 Vdc/50 Adc) PSFB converters operating at 90 kHz with a 400 Vdc input and a pure resistive load. The load-current-sharing accuracies achieved from the experimental results are within 6% of the load currents varied between 5 to 50 Adc.

Link to Full Text

Share

COinS