Chulalongkorn University Theses and Dissertations (Chula ETD)

การออกแบบและการอิมพลิเมนท์บัสระบบแบบอสมวารด้วยวิธีการเข้ารหัสหนึ่งในสี่

Other Title (Parallel Title in Other Language of ETD)

A design and implementation of asynchronous system bus using 1-of-4 data encoding

Year (A.D.)

2010

Document Type

Thesis

First Advisor

อาทิตย์ ทองทักษ์

Faculty/College

Faculty of Engineering (คณะวิศวกรรมศาสตร์)

Degree Name

วิศวกรรมศาสตรมหาบัณฑิต

Degree Level

ปริญญาโท

Degree Discipline

วิศวกรรมคอมพิวเตอร์

DOI

10.58837/CHULA.THE.2010.1574

Abstract

เสนอการออกแบบและการอิมพลิเมนท์บัสระบบแบบอสมวารด้วยวิธีการเข้ารหัสหนึ่งในสี่ เพื่อพัฒนาประสิทธิภาพทางด้านการใช้พลังงานในการรับส่งข้อมูล และประมวลผลในงานวิจัยของวงจรอสมวาร โดยใช้รหัสหนึ่งในสี่เข้ารหัสในการรับส่งข้อมูลเพื่อลดพลังงานที่ใช้ในบัสระบบ ที่เชื่อมต่อกับไมโครโพรเซสเซอร์แบบอสมวาร หน่วยความจำแบบสมวาร และอุปกรณ์อินพุท/เอาท์พุท ซึ่งรองรับความสามารถในการเพิ่มความเร็วของบัสด้วยเทคนิคอินเตอร์รัพท์และดีเอ็มเอได้ งานวิจัยนี้ได้ออกแบบบัสระบบแบบอสมวารเข้ารหัสหนึ่งในสี่และองค์ประกอบคือ ไมโครโพรเซสเซอร์ และดีเอ็มเอ ซึ่งใช้งานข้อมูลบนบัสระบบร่วมกัน และทดสอบประสิทธิภาพของบัสระบบในด้านของการใช้พลังงาน ขนาดวงจร และความเร็วในการทำงาน จากผลการทดสอบประสิทธิภาพพบว่า บัสระบบสามารถทำงานร่วมกับองค์ประกอบได้อย่างถูกต้องบนเอฟพีจีเอ Xlinx SPARTAN-3E เบอร์ XC3S-500EFG320 เมื่อเปรียบเทียบบัสระบบเข้ารหัสหนึ่งในสี่กับบัสระบบเข้ารหัสรางคู่บนโครงสร้างเดียวกัน บัสระบบเข้ารหัสหนึ่งในสี่จะมีประสิทธิภาพดีกว่า นอกจากนี้จากผลการทดลองยังพบว่า วงจรฟังก์ชันเข้ารหัสหนึ่งในสี่มีประสิทธิภาพดีในวงจรที่มีการคำนวณเป็นจำนวนคู่ (จำนวน 2n บิต) เช่น คำนวณครั้งละ 4 บิต คำนวณครั้งละ 8 บิต เป็นต้น และมีประสิทธิภาพดีที่สุดในวงจรที่มีการคำนวณครั้งละ 2 บิต อย่างไรก็ตาม วงจรฟังก์ชันเข้ารหัสหนึ่งในสี่มีประสิทธิภาพที่ด้อยในวงจรที่มีการคำนวณครั้งละ 1 บิต

Other Abstract (Other language abstract of ETD)

To propose a design and implementation of asynchronous system bus using 1-of-4 data encoding for improving power performance of data transfer and processing fields in asynchronous circuit research. The 1-of-4 data encoding used for reducing power consumption in system bus, which is subsystem that connect to asynchronous microprocessor, synchronous memory and I/O device together and also support the interrupt and DMA technique. This research presents a design of asynchronous system bus using 1-of-4 data encoding and components that are microprocessor and DMA, which share data on the system bus. And then test performance in terms of power, area and time. The performance test report is shown that the system bus and components operate correctly on Xilinx SPARTAN-3E XC3S-500EFG320 FPGA. When compares the 1-of-4 system bus to the dual-rail system bus in the same architecture, the 1-of-4 system bus appears to have the higher performance. Moreover, the test report is shown that the 1-of-4 function circuits can have the good performance in even-bits (2n-bits) computing per time such as compute 4-bits per time, compute 8-bits per time, and have the best performance in the circuit which is compute 2-bits per time. However, the 1-of-4 function circuits have the poor performance in the circuit which is compute 1-bit per time.

Link to Full Text

Share

COinS