Chulalongkorn University Theses and Dissertations (Chula ETD)

การออกแบบตัวควบคุมสำหรับแถวลำดับคำนวณที่ปรับเปลี่ยนโครงแบบบางส่วนได้แบบอสมวาร

Other Title (Parallel Title in Other Language of ETD)

A design of controller for asynchronous partial reconfigurable computing array

Year (A.D.)

2009

Document Type

Thesis

First Advisor

อาทิตย์ ทองทักษ์

Faculty/College

Faculty of Engineering (คณะวิศวกรรมศาสตร์)

Degree Name

วิศวกรรมศาสตรมหาบัณฑิต

Degree Level

ปริญญาโท

Degree Discipline

วิศวกรรมคอมพิวเตอร์

DOI

10.58837/CHULA.THE.2009.1489

Abstract

งานวิจัยนี้เสนอการออกแบบตัวควบคุมสำหรับแถวลำดับคำนวณที่สามารถปรับเปลี่ยนโครงแบบบางส่วนได้แบบอสมวาร รวมถึงได้เสนอการออกแบบแถวลำดับคำนวณ 2 มิติแบบอสมวารที่สามารถประมวลผลข้อมูลขนาด 8 บิต และ 1 บิตได้ มีการเชื่อมต่อกัน 4 ทิศทาง ได้แก่ บน ล่าง ซ้าย และขวา เส้นทางข้อมูลขนาด 1 บิต นอกจากประมวลผลข้อมูลขนาด 1 บิต แล้ว ยังสามารถถูกใช้เพื่อสร้างสัญญาณเงื่อนไขได้ และมีสัญญาณตัวทดที่ถูกแยกออกมาเพื่อให้ปรับเปลี่ยนโครงสร้างเป็นวงจรบวกและลบขนาดใหญ่ได้ การออกแบบตัวควบคุม จะแบ่งส่วนประกอบภายในเป็น 3 ส่วน ได้แก่ ตัวกำหนดการ ตัววาง และตัวบรรจุ ขั้นตอนวิธีมาก่อนให้บริการก่อนและขั้นตอนวิธีพื้นที่น้อยที่สุดก่อนถูกใช้เพื่อสร้างตัวกำหนดการ และนำขั้นตอนวิธีจากงานวิจัยหนึ่งมาปรับปรุงเพื่อสร้างตัววางในการหาพื้นที่ที่เหมาะสมในขั้นตอนการวาง งานวิจัยนี้ได้เสนอกลไกในการตรวจสอบการมาของสัญญาณ ซึ่งสามารถตรวจสอบได้ในระดับการไหลของข้อมูล การทดสอบหน้าที่การทำงานของแถวลำดับคำนวณที่ได้ออกแบบไว้ กำหนดให้ทดสอบแถวลำดับโดยปรับเปลี่ยนให้เป็นสายโซ่ของวงจรบวก และยังได้ทดสอบเพิ่มเติมด้วยการนำวงจรอสมวารซึ่งออกแบบเป็นวงจรที่ป้อนสัญญาณควบคุมให้กับวงจรที่มีลักษณะการทำงานแบบวนซ้ำเพื่อแสดงถึงความเป็นไปได้ในการแปลภาษาของงานประยุกต์จริงที่ถูกเขียนด้วยภาษาระดับสูง รวมถึงได้ทดสอบตัวควบคุมโดยการจำลองการทำงานของส่วนประกอบภายในแต่ละส่วน จากการทดสอบทั้งหมด พบว่าตัวควบคุมสามารถทำงานได้อย่างถูกต้องในระดับการไหลของข้อมูล และแถวลำดับคำนวณสามารถทำงานได้อย่างถูกต้องในระดับพฤติกรรม โดยใช้โปรแกรมบาลซ่าเวอร์ชั่น 3.5 และโมเดลซิมไซลิงซ์เอ็ดดิชั่นเวอร์ชั่น 6.4b

Other Abstract (Other language abstract of ETD)

This research proposes a design of controller for asynchronous partial reconfigurable computing array and also provides a design of asynchronous 2D computing array, which is capable of performing both of 8 bit and 1 bit data. The interconnection consists of 4 directions which are up, down, left and right. The 1 bit data path does not only perform 1 bit data itself but also be used to produce conditional signals. Additionally, the carry signals are routed separately in order to form larger adders and subtractors. The controller design is divided into 3 parts, which are scheduler, placer and loader. The First-Come First-Serve and Minimal Area First algorithms are used to implement the scheduler. An existing algorithm is adapted to implement the placer to find a suitable area in placement. This research also provides a mechanism to check the signal arrival at data flow level. Functional verification of the computing array is performed by reconfiguring an array to operate as chains of adders. Moreover, an asynchronous circuit producing loop control signals is employed to investigate the feasibility of compilation of real world applications written in high level computer languages. The controller is verified by individually simulating each of underlying components. All verifications show that the controller operates correctly at data flow level and the computing array operates correctly at behavioral level. The tools used for verification are Balsa 3.5 and ModelSim XE 6.4b

Link to Full Text

Share

COinS