Chulalongkorn University Theses and Dissertations (Chula ETD)

การออกแบบไมโครโพรเซสเซอร์แบบอสมวาร ที่ไม่ไวต่อความหน่วงชนิดปรับมาตราส่วนได้ โดยอาศันพื้นฐานของไมโครโพรเซสเซอร์ไทแทก

Other Title (Parallel Title in Other Language of ETD)

An asynchronous scalable-delay-insensitive microprocessor design based on titac microprocessor

Year (A.D.)

2000

Document Type

Thesis

First Advisor

อาทิตย์ ทองทักษ์

Faculty/College

Faculty of Engineering (คณะวิศวกรรมศาสตร์)

Degree Name

วิทยาศาสตรมหาบัณฑิต

Degree Level

ปริญญาโท

Degree Discipline

วิทยาศาสตร์คอมพิวเตอร์

DOI

10.58837/CHULA.THE.2000.974

Abstract

การออกแบบไมโครโพรเซสเซอร์แบบอสมวารนั้นมีความยุ่งยากและซับซ้อนกว่าไมโครโพรเซสเซอร์แบบสมวารพอสมควร ยิ่งการออกแบบให้มีสมรรถนะที่ดีด้วยนั้นเป็นสิ่งที่ต้องสิ้นเปลืองเวลาในการคิดออกแบบมากทีเดียว จึงได้มีงานวิจัยมากมายพยายามเสนอทางเลือกที่สามารถนำมาใช้ในการออกแบบวงจร อสมวาร งานวิจัยชิ้นนี้มีจุดมุ่งหมายเพื่อสร้างต้นแบบของการ ออกแบบไมโครโพรเซสเซอร์แบบอสมวารให้สามารถนำไปใช้ในการวิจัยต่อไปได้ โดยได้มีการออกแบบทั้งโมเดลที่ไม่ไวต่อความหน่วงชนิดเสมือนและชนิดปรับมาตราส่วนได้ เพื่อการเปรียบเทียบสมรรถนะและความสิ้นเปลืองในการออกแบบด้วยโมเดลทั้งสอง ไมโครโพรเซสเซอร์ตัวนี้ได้ถูกออกแบบในระดับเกตเป็นส่วนใหญ่ และใช้ภาษา Verilog ในการจำลองแบบการทำงาน โดยมีการกำหนดค่าความหน่วงเกตเป็นค่าคงที่ค่าหนึ่ง และกำหนดให้ ไม่มีค่าความหน่วงในสายสัญญาณเสมือนว่าค่าความหน่วงของสายสัญญาณได้รวมเอาไว้กับค่าความหน่วงเกตแล้ว เมื่อพิจารณาสมรรถนะที่ได้จากโมเดลที่ไม่ไวต่อความหน่วงชนิดปรับมาตรา ส่วนได้นั้นเปรียบเทียบกับโมเดลที่ไม่ไวต่อความหน่วงชนิดเสมือนแล้ว จากผลการทดลองด้วยโปรแกรมทดสอบจำนวน 10 ชุดพบว่ามีสมรรถนะที่ดีขึ้นถึง 25.17 เปอร์เซ็นต์ และใช้จำนวนเกตที่ลดลงไปถึง 28.61 เปอร์เซ็นต์ ทำให้โมเดลที่ไม่ไวต่อความหน่วงชนิดปรับมาตราส่วนได้กลายเป็นทางเลือกในการออกแบบวงจรอสมวารที่น่าสนใจกว่ามาก

Other Abstract (Other language abstract of ETD)

Designing an asynchronous microprocessor is a complicated and time-consuming task. Especially, designing a high performance one will dramatically increase the design difficulty. There are numerous papers trying to represent various approaches in designing a dependable asynchronous system. This thesis is intended to provide an asynchronous microprocessor design prototype. It is expected to be of some use in further research. In the design we use both quasi-delay-insensitive (QDI) and scalable-delay-insensitive (SDI) model so that we can point out some interesting aspects by comparison, especially in the performance point. We applied both QDI and SDI model in designing the microprocessor and verified our mostly gate-level logic design by using a Verilog simulator. We assigned a fix-value delay to each logic gate and a zero delay to each interconnection wire assuming it is included in the logic gate. The experiment from our 10 testing programs shows that the SDI model offers the performance increase over the QDI model around 25.17 percent and the gate count is decreased by 28.61 percent. The result indicates that the SDI model is considered a better alternative when it comes to asynchronous system design.

Link to Full Text

Share

COinS