Chulalongkorn University Theses and Dissertations (Chula ETD)

การออกแบบวงจรคูณชนิดซีมอสกำลังสูญเสียต่ำโดยใช้เทคนิคแรงดันแหล่งจ่ายไฟคู่

Other Title (Parallel Title in Other Language of ETD)

Low-power cmos multiplier design based on dual supply voltage technique

Year (A.D.)

2006

Document Type

Thesis

First Advisor

เอกชัย ลีลารัศมี

Second Advisor

บุญช่วย ทรัพย์มนชัย

Faculty/College

Faculty of Engineering (คณะวิศวกรรมศาสตร์)

Degree Name

วิศวกรรมศาสตรมหาบัณฑิต

Degree Level

ปริญญาโท

Degree Discipline

วิศวกรรมไฟฟ้า

DOI

10.58837/CHULA.THE.2006.1444

Abstract

วิทยานิพนธ์นี้นำเสนอการออกแบบวงจรคูณกำลังสูญเสียต่ำที่มีโครงสร้างวงจรคูณแบบโครงสร้างต้นไม้โดยใช้เทคนิคแรงดันแหล่งจ่ายไฟคู่ เทคนิคแรงดันแหล่งจ่ายไฟคู่ เป็นการแบ่งแรงดันออกเป็นแรงดันต่ำ 2.5 V และแรงดันสูง 3.3 V ในการออกแบบวงจรประกอบด้วยวงจรบวกสองแบบ คือ วงจรบวกที่ทำหน้าที่แรงดันสูงและวงจรบวกที่ทำหน้าที่แรงดันต่ำ โดยให้วงจรบวกที่ทำงานที่แรงดันสูงทำงานในวิถีวิกฤตของวงจร ส่วนวงจรบวกที่ทำงานที่แรงดันต่ำให้ทำงานในวิถีอื่นๆ ซึ่งขั้นตอนวิธีที่ได้จะเป็นการแบ่งสวนและเลือกชนิดของวงจรบวกที่จะนำมาใช้ในการออกแบบวงจรคูณ เทคนิคนี้ทำให้ลดกำลังสูญเสียของวงจร โดยไม่ทำให้ค่าความหน่วงของวงจรลดลง การออกแบบลายวงจรคูณแบบโครงสร้างต้นไม้ขนาน 16X16บิต ใช้เทคโนโลยีซีมอส 0.205 ไมโครเมตร มีพื้นที่ของวงจรประมาณ 0.1619 ตารางมิลลิเมตร ผลการจำลองการทำงานของลายวงจรสามารถลดกำลังลงได้ 42.56% เมื่อเทียบกับวงจรคูณขนาด 16X16บิต ที่ทำงานที่แรงดันสูง 3.3 V เพียงอย่างเดียว ซึ่งผลจากการจำลองลายวงจรที่ได้เป็นการยืนยันได้ว่าการออกแบบวงจรคูณโดยใช้เทคนิคนี้สามารถลดกำลังของวงจรโดยไม่ทำให้ค่าความหน่วงของวงจรลดลง

Other Abstract (Other language abstract of ETD)

This thesis proposes a low-power tree multiplier design approach based on dual supply voltage technique. Our design consists of two types of full adder units, one with a higher voltage supply at 3.3 V and the other at 2.5 V. The 3.3 V full-adder units are used exclusively in the critical path of the multiplier to guarantee its best overall performance while the 2.5 V units are used in the region where the timing is not critical to reduce the power consumption. The algorithm to partition and select which type of full adder units to be used is described. The tree multiplier, designed with a 0.25 um CMOS technology using our approach has achieved the circuit are of 0.1619 mm[superscript 2]. Wile reduce power consumption of tree multiplier up to 42.56% in 16X16 bit multiplier without. deteriorating its delay performance.

Link to Full Text

Share

COinS