Chulalongkorn University Theses and Dissertations (Chula ETD)

การออกแบบวงจรมัลติเพล็กซ์และดิมัลติเพล็กซ์ที่ความเร็ว 10 กิกะบิตต่อวินาทีสำหรับวงจรรับส่งทางแสง

Other Title (Parallel Title in Other Language of ETD)

A design of a 10 GB/S multiplexer and a demultiplexer for an optical transceiver

Year (A.D.)

2006

Document Type

Thesis

First Advisor

เอกชัย ลีลารัศมี

Faculty/College

Faculty of Engineering (คณะวิศวกรรมศาสตร์)

Degree Name

วิศวกรรมศาสตรมหาบัณฑิต

Degree Level

ปริญญาโท

Degree Discipline

วิศวกรรมไฟฟ้า

DOI

10.58837/CHULA.THE.2006.1425

Abstract

วิทยานิพนธ์นี้นำเสนอการออกแบบวงจรมัลติเพล็กซ์และดีมัลติเพล็กซ์ที่ความเร็ว 10 กิกะบิตต่อวินาที ตามมาตรฐาน SONET การออกแบบใช้โครงสร้างวงจรแบบ MCML และประมาณค่าด้วยวงจรลำดับที่หนึ่ง โดยคิดตัวเก็บประจุเนื่องจากตัวต้านทาน ส่วนประกอบของวงจรแบ่งย่อยได้เป็น 3 ส่วนคือ วงจรมัลติเพล็กซ์สัญญาณขนาด 2:1, วงจรแลตช์ และวงจรบัฟเฟอร์ ซึ่งเป็นพื้นฐานสำหรับนำไปประกอบเป็นวงจรรวมอันดับสูง และนำไปประยุกต์เป็นส่วนประกอบให้กับวงจรรับส่งทางแสงได้ การออกแบบในวิทยานิพนธ์นี้ออกแบบด้วยกระบวนการผลิต TSMC 0.18 ไมโครเมตร ซึ่งไม่ได้ผลิตจริง โดยมีพื้นที่ผังวงจรรวมที่ไม่รวมแพดทดสอบ ประมาณ 0.0117 ตารางมิลลิเมตร วงจรทำงานที่แรงดันไฟเลี้ยง 1.8 โวลต์, ช่วงแกว่งแรงดันสัญญาณเข้าสามารถใช้ได้ตั้งแต่ 0.36 – 0.50 โวลต์ ให้ช่วงแกว่งแรงดันสัญญาณออกประมาณ 0.4 โวลต์ และประสิทธิภาพวงจรมัลติเพล็กซ์สัญญาณความถี่สูงขนาด 4:1 แบบปรับปรุง มีดวงตาเปิดประมาณ 0.372 โวลต์, เกิดการพร่าไหวของสัญญาณเท่ากับ 3 พิโกวินาที มีเวลาขาขึ้นและลงเท่ากับ 68.3 พิโกวินาที, ค่าหน่วงเวลาการแพร่กระจายเท่ากับ 26.7 พิโกวินาที และกินกำลังเฉลี่ยประมาณ 15.37 มิลลิวัตต์ สำหรับวงจรดีมัลติเพล็กซ์สัญญาณความถี่สูงขนาด 1:4 มีเวลาขาขึ้นและลงเท่ากับ 66.2 พิโกวินาที, ค่าหน่วงเวลาการแพร่กระจายเท่ากับ 68.0 พิโกวินาที และกินกำลังเฉลี่ยประมาณ 34.80 มิลลิวัตต์

Other Abstract (Other language abstract of ETD)

This thesis presents a design of a 10-Gb/s multiplexer and a demultiplexer complying with SONET standard. The design uses an MCML structure and calculates with first order circuit approximation, including resistor’s capacitance. The circuit is composed of three basic components, i.e. a 2:1 multiplexer, a latch and a buffer circuit, which can be implemented to higher order circuits. The circuits can be applied as optical transceivers. The integrated circuit, designed with a TSMC 0.18-µm technology, is not frabricated. Its layout, excluding pad, has an area of 0.0117-mm². Experimental results show that the circuits can operate at 1.8-V supply voltage with an input voltage swing from 0.36-V to 0.50-V. It has an output voltage swing of 0.4-V. The performance of the proposed 4:1 high speed multiplexer has an eyed opening of 0.372-V, a jitter of 3-ps, a rise/fall time of 68.3-ps, a propagation delay of 26.7-ps and an average power consumption of 15.37-mW. The 1:4 high speed demultiplexer has a rise/fall time of 66.2-ps, a propagation delay of 68.0-ps and an average power consumption of 15.37-mW.

Link to Full Text

Share

COinS