Chulalongkorn University Theses and Dissertations (Chula ETD)

การออกแบบวงจรขยายที่มีอัตราส่วนลดขจัดแบบวิธีร่วมสูง สัญญาณรบกวนและออฟเซตต่ำด้วยเทคนิคชอปเปอร์และวงจรสวิตซ์ตัวเก็บประจุ

Other Title (Parallel Title in Other Language of ETD)

A design of a high CMRR, low noise, and low offset amplifier using chopper technique and switched-capacitor circuits

Year (A.D.)

2001

Document Type

Thesis

First Advisor

นัยวุฒิ วงษ์โคเมท

Faculty/College

Faculty of Engineering (คณะวิศวกรรมศาสตร์)

Degree Name

วิศวกรรมศาสตรมหาบัณฑิต

Degree Level

ปริญญาโท

Degree Discipline

วิศวกรรมไฟฟ้า

DOI

10.58837/CHULA.THE.2001.1316

Abstract

นำเสนอการออกแบบวงจรขยายที่มีอัตราส่วนการขจัดแบบวิธีร่วมสูง สัญญาณรบกวนต่ำและออฟเซตต่ำ ซึ่งโดยทั่วไปเรียกว่า "วงจรขยายอินสตรูเมนท์" วงจรนี้ใช้เทคนิคการชอปเปอร์ร่วมกับวงจรกรองผ่านแถบ โดยใช้วงจรกรองผ่านแถบแบบสวิตช์ตัวเก็บประจุในการออกแบบเพื่อเพิ่มความเข้าคู่ระหว่างความถี่การชอบเปอร์และความถี่ศูนย์กลางของวงจรกรองผ่านแถบ นอกจากนี้การใช้วงจรกรองผ่านแถบร่วมกับวิธีการชักตัวอย่างค่ายอด ช่วยลดความจำเป็นในการใช้วงจรกรองป้องกันการเคลือบแฝงสำหรับขจัดสัญญาณรบกวนและฮาร์มอนิกคู่ของความถี่การชอปเปอร์ และช่วยให้สามารถลดความถี่การชักตัวอย่างของวงจรแปลงผันสัญญาณแอนะลอกเป็นดิจิตอลลงถึง 16 เท่า โดยมีการเคลือบแฝงของสัญญาณรบกวนความถี่สูงเพิ่มขึ้นเพียงเล็กน้อย วงจรขยายอินสตรูเมนท์ต้นแบบถูกส่งไปเจือสารด้วยเทคโนโลยี 0.7 micro m. CMOS ผลการทดสอบแสดงให้เห็นว่าวงจรต้นแบบมีอัตราขยายที่เลือกปรับค่าได้ระหว่าง 1x, 2x, 5x หรือ 10x107.1 เท่า มีแบนด์วิดท์ประมาณ 5.5 kHz มีออฟเซตและสัญญาณรบกวนขาเข้าอ้างอิงเท่ากับ 88.7 micro V และ 17.2 nV/sqrt.Hz ตามลำดับ มีอัตราส่วนการขจัดแบบวิธีร่วมมากกว่า 137 dB และใช้กำลังงาน 11 mW ที่แหล่งจ่ายแรงดัน 5 V โดยมีความไม่เข้าคู่ระหว่างความถี่การชอปเปอร์และความถี่ศูนย์กลางของวงจรกรองผ่านแถบ 0.84%

Other Abstract (Other language abstract of ETD)

To present a design of a high CMRR, low noise and low offset instrumentation amplifier. The amplifier utilizes chopper technique in combination with a switched-capacitor bandpass filter. The switched-capacitor technique is employed to improve the matching between the chopping frequency and bandpass center frequency. Furthermore, the combination of the bandpass filter and peak-signal sampling approach eliminates the need for an anti-aliasing filter to remove noise and even harmonic of chopping frequency of the subsequent ADC and allows the sampling rate of the ADC to be reduced by a factor of 16 with minimal increase in high-frequency aliased noise. The prototyped amplifier is implemented in 0.7 micro m. CMOS process. Measurement results show that the amplifier has pin-selectable gain of 1x, 2x, 5x, 10x107.1 and bandwidth approximately of 5.5 kHz. Input offset and input-referred noise are 88.7 micro V and 17.2 nV/sqrt.Hz, respectively. The inband CMRR is better than 137 dB. The amplifier dissipates 11 mW from a 5-V supply. The mismatch between the chopping frequency and the bandpass center frequency is 0.84%.

Link to Full Text

Share

COinS