Chulalongkorn University Theses and Dissertations (Chula ETD)

การออกแบบฮาร์ดแวร์ค้นหาขอบภาพแบบใช้ขั้นตอนวิธีของแคนนีดัดแปลง

Other Title (Parallel Title in Other Language of ETD)

A hardware design of modified canny edge detection algorithm

Year (A.D.)

1996

Document Type

Thesis

First Advisor

ประภาส จงสถิตย์วัฒนา

Faculty/College

Graduate School (บัณฑิตวิทยาลัย)

Degree Name

วิทยาศาสตรมหาบัณฑิต

Degree Level

ปริญญาโท

Degree Discipline

วิทยาศาสตร์คอมพิวเตอร์

DOI

10.58837/CHULA.THE.1996.1454

Abstract

การวิจัยครั้งนี้มีจุดมุ่งหมายในการออกแบบฮาร์ดแวร์เพื่อหาขอบภาพโดยขั้นตอนวิธีของแคนนีดัดแปลง เริ่มต้นการวิจัยโดยการศึกษาขั้นตอนวิธีของแคนนี และนำมาดัดแปลงการคำนวณให้เหมาะสมกับการทำเป็นฮาร์ดแวร์ จากนั้นเขียนซอฟต์แวร์เพื่อใช้เป็นแนวทางในการออกแบบฮาร์ดแวร์ แล้วทำการออกแบบวงจร อาศัยการจำลองบนคอมพิวเตอร์เพื่อทดสอบวงจร นำวงจรที่ออกแบบมาสร้างเป็นฮาร์ดแวร์ โดยใช้ไอซีเอฟพีจีเอ ทำการทดสอบฮาร์ดแวร์ โดยใช้พอร์ตขนานของคอมพิวเตอร์เป็นตัวควบคุมและรับ/ส่ง ข้อมูลให้กับฮาร์ดแวร์ ขนาดภาพที่ใช้คือ 256 คูณ 256 จุดภาพ ผลการวิจัยพบว่า วงจรที่ออกแบบไว้ทำงานได้ถูกต้อง โดยใช้ผลลัพธ์ที่ได้จากซอฟต์แวร์เป็นตัวเปรียบเทียบ ใช้สัญญาณนาฬิกาจำนวน 1,073,375 สัญญาณนาฬิกาในกาคำนวณหาขอบภาพภาพหนึ่ง แต่เมื่อทำการทดสอบฮาร์ดแวร์จริง ฮาร์ดแวร์ไม่สามารถให้ผลลัพธ์ได้ถูกต้องเหมือนผลลัพธ์ของวงจรเนื่องจากปัญหาของสัญญาณรบกวน ก็ยังคงให้ภาพลายเส้นขอบที่ใกล้เคียงกับผลที่ได้จากซอฟต์แวร์ โดยฮาร์ดแวร์ใช้เอฟพีจีเอ เบอร์เอ็กซี 4005-6 สามตัว และเอ็กซี 4003-6 สองตัว ความเร็วในการประมวลผลของฮาร์ดแวร์ที่ทดลองคือ 8.59 วินาทีต่อหนึ่งรูปภาพ และความเร็วสูงสุดตามที่ออกแบบไว้คือ 0.29 วินาทีต่อหนึ่งรูปภาพ

Other Abstract (Other language abstract of ETD)

This research aims to design a hardware that use modified Canny alogorithm for detecting edges in digital images. The research steps are: study Canny algorithm and adapt it to be suitable for hardware implementation, write software to guide a hardware design, design and test the hardware using a simulation on computer, assemble the hardware composing of FPGA chips and test it by using a computer parallel port to control and send/receive data. The size of image is 256 x 256 pixels.The result of hardware simulation is correct comparing to the result from software. The total number of clocks that the hardware used for finding edges in one image is 1,073,375 cycles. The result of real hardware is not correct due to noise. However, the resulting image is quite similar to the image obtained from software. The FPGA chips used in this work are 3 of XC4005-6 and 2 of XC4003-6. The processing speed under test is 8.59 second per image. The maximum design speed is 0.29 second per image.

Link to Full Text

Share

COinS