Chulalongkorn University Theses and Dissertations (Chula ETD)

การออกแบบวงจรรวมขนาดใหญ่มากของหน่วยโหลด/สโตร์สำหรับตัวประมวลผลแบบริสก์

Other Title (Parallel Title in Other Language of ETD)

A VLSI design of a load/store unit for a RISC processor

Year (A.D.)

1998

Document Type

Thesis

First Advisor

ประภาส จงสถิตย์วัฒนา

Faculty/College

Graduate School (บัณฑิตวิทยาลัย)

Degree Name

วิศวกรรมศาสตรมหาบัณฑิต

Degree Level

ปริญญาโท

Degree Discipline

วิศวกรรมคอมพิวเตอร์

DOI

10.58837/CHULA.THE.1998.920

Abstract

งานวิจัยนี้เป็นการออกแบบวงจรรวมขนาดใหญ่มากของหน่วยโหลด/สโตร์ในหน่วยประมวลผลแบบริสก์ หน่วยดังกล่าวถูกใช้ในการประมวลผลคำสั่งที่ติดต่อกับหน่วยความจำ วงจรรวมนี้ได้ถูกออกแบบโดยใช้ภาษา Verilog ซึ่งเป็นภาษาที่ใช้ในการอธิบายการทำงานของระบบดิจิทัล ด้วยภาษาดังกล่าวผู้วิจัยสามารถจำลองการทำงานและตรวจสอบความถูกต้องของวงจรที่ได้จำลองไว้ จุดมุ่งหมายของงานวิจัยนี้ เพื่อหาค่าพารามิเตอร์ที่เหมาะสมที่จะช่วยเพิ่มสมรรถนะของหน่วยโหลด/สโตร์ โดยได้ทำการวัดค่าสมรรถนะการทำงานของวงจรเมื่อมีการปรับพารามิเตอร์ ผลที่ได้พบว่า แคชขนาดใหญ่ขึ้นทำให้ค่า Load Miss Ratio ต่ำลง, การจัดกลุ่มของแคชแบบ 2-Way Set Associative ทำให้สมรรถนะดีกว่าแบบ Direct-Map ที่ขนาดแคชเท่ากัน, สำหรับโหมดการเขียนแบบ Write Through ให้ผลของค่า Load Miss Ratio ใกล้เคียงกับการใช้โหมดการเขียนแบบ Write Back, ขนาดของบัฟเฟอร์ในหน่วย SHC (Store Hit Control) ซึ่งทำให้จำนวน "STALL" pipeline ต่ำที่สุดคือ 2 words, ขนาดของ FIFO ในหน่วย SMC (Store Miss Control) ที่เหมาะสมที่สุดคือ 4 doublewords และการทำงานเป็น Non-Blocking Load ช่วยลดจำนวนการเกิด "STALL" pipeline ได้ถึง 30%

Other Abstract (Other language abstract of ETD)

This research presents a VLSI (Very Large Scale Integrated circuit) design of a load/store unit for a RISC processor. That unit is used to execute data movement instructions. This circuit is designed using verilog which is a language for describing digital systems. With this language, the functionality of the circuit can be simulated and verified for its correctness. The purpose of this research is to find the suitable parameters which will increase the performance of the load/store unit. The performance of the circuit is measured under various parameters. The results are as follows: Increasing the cache size reduces the load miss ratio, the cache organization as 2-way set associative has higher performance than as direct-map of the same size, concerning the writting mode, write through has similar load miss ratio to write back mode, the size of buffer in SHC (Store Hit Control) unit which yield the minimum number of stall in the pipeline is 2 words, the optimum size of FIFO in SMC (Store Miss Control) unit is 4 doublewords. Finally, the operation as Non-blocking load reduces the number of stall in the pipeline 30%.

Link to Full Text

Share

COinS